智慧型手機用ARM晶片製造技術
現代智慧型手機的發展很大程度上取決於處理器（SoC/系統級晶片）的進步，處理器是設備的「大腦」。許多流行的SoC——例如驍龍、天璣、Exynos，甚至蘋果自研晶片——都以ARM架構作為其CPU指令和設計的基礎。然而，性能和效率不僅取決於架構，還取決於製造技術：即半導體製造工藝，它將電路設計轉化為矽晶圓上的實體晶片。本文將探討基於ARM架構的智慧型手機晶片製造技術的演進歷程、其運作原理，以及7nm、5nm、4nm和3nm等製程節點為何如此重要。
1. ARM：架構與“ARM晶片”
首先，我們需要澄清一點：ARM 並非晶片製造商。 ARM（Arm Ltd.）主要設計指令集架構 (ISA) 和 IP 核，例如 Cortex-A（應用 CPU）、Cortex-X（高效能 CPU）、Cortex-R（即時 CPU）以及 Mali GPU（用於某些 SoC）。而像高通、聯發科、三星和蘋果這樣的公司則：
– ARM架構授權，
– 將其與其他元件（GPU、ISP、NPU、數據機、快取、互連）結合使用，
——並透過台積電或三星晶圓代工廠等代工廠進行生產。
所以當人們說「ARM晶片」時，他們通常指的是使用ARM指令集架構的智慧型手機SoC，而製造過程則由半導體代工廠完成。
2. 為什麼製造技術很重要？
製造技術，通常稱為製程節點（例如 7 奈米、5 奈米、3 奈米），主要影響以下三個面向：
1. 性能：較小的電晶體通常可以更快地切換。
2. 功率效率：洩漏和電壓要求可以降低，儘管並非總是線性降低。
3. 密度：單位面積內更多的電晶體；可實現更大的快取、更複雜的 CPU、更寬的 GPU 和更強大的 AI 加速器。
然而，「nm」這個數字不再像過去那樣代表單一的電晶體物理尺寸。它更像是一個節點標識，與一系列光刻技術、設計規則以及密度/效率特性相關。
3. 智慧型手機SoC製造的主要階段
一般來說，從晶片設計到智慧型手機產品的開發過程要經歷以下階段：
a) 設計與驗證
SoC 廠商設計 IP 模組（CPU、GPU、NPU），然後進行模擬、功能驗證、時序驗證 (STA) 和實體簽核 (DRC/LVS)。此設計必須與目標節點的製程設計套件 (PDK) 相容。
b) 流片輸出
流片階段是指將最終設計稿送到代工廠，製作成光罩模組（光掩模）的階段。這是一個成本高且風險很大的階段：流片後的設計修改可能導致巨大的成本增加和工期延誤。
c) 晶圓生產：前端製程 (FEOL)
前端製程（FEOL）是指在晶圓上形成電晶體的過程，包括摻雜、通道形成、閘極形成、隔離等。在現代，電晶體結構已經從平面結構發展到鰭式場效電晶體（FinFET），並正朝著環柵場效電晶體（GAAFET）的方向發展。
d) 互連：後端互連 (BEOL)
電晶體組裝完成後，會加入堆疊的金屬層（銅/低介電常數材料）將電晶體連接成電路。在現代系統單晶片 (SoC) 中，為了滿足密集資料路由的需求，金屬層的數量可能相當多。
e) 切丁、包裝和測試
晶圓被切割成晶片，然後進行封裝。對於智慧型手機而言，封裝必須滿足以下要求：
– 體積小巧，
散熱，
– 高訊號完整性，
低功耗。
經常使用倒裝晶片、晶圓級封裝和PoP（封裝疊封裝）整合等技術。
4. 光刻技術：縮小電晶體尺寸的關鍵
光刻技術是利用光和光阻將電路圖案「印刷」到晶圓上的製程。需要印刷的圖案越小，工藝難度越高。
深紫外光 (DUV) 與極紫外光 (EUV)
– DUV（深紫外線）採用 193 nm 的波長。對於小型節點，DUV 需要複雜且昂貴的多重曝光技術（雙重、三重、四重曝光）。
– EUV（極紫外光）使用 13,5 nm 的波長。 EUV 簡化了極小特徵的印刷，減少了多重曝光步驟，提高了精度，並有可能提高良率——儘管設備成本非常高。
早期的 7nm 節點嚴重依賴 DUV 多重曝光技術，而 5nm 和 3nm 節點則越來越多地在更關鍵的層中依賴 EUV 技術。
5. 電晶體結構的演化：平面型 → FinFET → GAAFET
平面
在20奈米至28奈米左右的電晶體領域，平面電晶體佔據主導地位。隨著電晶體尺寸的減小，閘極對通道的控製作用減弱，漏電流增加。
鰭式場效應管
FinFET引入了“鰭片”，使閘極能夠從多個方向控制通道。這改善了靜電控制並抑制了漏電。許多流行的智慧型手機SoC（製程範圍從16/14奈米到4奈米）仍然基於FinFET。
GAAFET（環繞柵極）
GAAFET 能更完整地覆蓋通道（例如，形成奈米片），從而在極小的尺寸下實現更好的控制。隨著 FinFET 逐漸接近其尺寸縮放極限，向 GAAFET 的過渡是下一代節點發展的關鍵一步。
對於智慧型手機 ARM 晶片而言，GAAFET 的優勢將體現在電源效率（對電池續航力至關重要）以及在高負載（遊戲、裝置端 AI、4K/8K 錄影）下的效能穩定性。
6. 智慧型手機SoC上的處理節點
雖然各代工廠的具體細節有所不同，但整體趨勢如下：
7奈米及其衍生物
與 10nm/12nm 製程相比，此製程在密度和效率方面實現了顯著提升。許多 7nm SoC 為提升 GPU 效能和整合更複雜的調變解調器鋪平了道路。
5 納米 / 4 納米
5nm製程正逐漸迎來極紫外光刻（EUV）技術的廣泛應用。 「4nm」通常指的是5nm製程基礎上改良的工藝，例如更高的密度、性能或效率。在這個時代，由於對計算型相機處理和輕量級設備端生成式人工智慧的需求，NPU/AI加速器正在迅速發展。
3納米
3nm製程是提高功率效率和密度的重要里程碑。然而，隨著電晶體密度的增加，散熱挑戰也日益嚴峻，製造成本不斷上升，設計複雜性不斷增加，散熱管理也變得愈發關鍵。
7. 良率、分級以及晶片種類繁多的原因
在大規模生產中，晶圓上的晶片並非個個完美無瑕。良率是指符合規格要求的晶片所佔的百分比。代工廠和SoC供應商會採取以下措施：
晶圓分選和功能測試，
– 依頻率/電壓能力進行品質分組（分級），
– 有時會停用某些單元（例如某些 GPU 叢集）以銷售不同的變體。
這就是為什麼市場上會有多個版本的 SoC，它們雖然相似但性能不同，或者有來自更高品質晶片的“Plus/Pro”版本。
8. 製造流程對智慧型手機ARM架構設計的影響
製造流程會影響廠商設計 ARM 核心配置的方式，例如 big.LITTLE 或 DynamIQ：高效能核心和低功耗核心的組合。隨著製程節點的改進：
高性能核心在相同功耗下運作速度更快。
– 高效核心在處理輕量級任務時可能更經濟，
——可以在不過度增加骰子尺寸的情況下擴大緩存容量，
– 可以新增 AI 加速器，用於相機處理、語音和生成功能。
但較小的節點也帶來了挑戰：某些條件下的洩漏、製造差異以及更嚴格的電源傳輸設計要求。
9. 封裝與整合：不僅僅是“奈米”
智慧型手機的發展不僅取決於小型晶體管，還取決於系統整合：
– PoP（封裝堆疊）技術將 DRAM 堆疊在 SoC 上，以節省空間。
– 先進的封裝技術有助於改善訊號路徑、頻寬和效率。
– 電源和散熱設計（電源/散熱設計）決定了持續效能，特別適用於遊戲和長時間錄影。
儘管晶片組（chiplet）等概念在PC/伺服器領域日益普及，但由於空間、成本和嚴格的功耗要求，在智慧型手機中實現這些概念更具挑戰性。儘管如此，業界仍對日益智慧化的整合持開放態度。
10. 克辛普蘭
製造技術是智慧型手機中基於 ARM 架構的晶片實現速度更快、能源效率更高、功能更豐富的基礎。從深紫外線 (DUV) 微影到極紫外線 (EUV) 微影，從平面電晶體到 FinFET 再到 GAAFET，每個製程飛躍都為 SoC 的效能帶來顯著提升：遊戲效能、運算相機品質、裝置端 AI 和電池效率。然而，「奈米」這個數字背後隱藏著複雜的現實——高昂的掩模成本、良率挑戰、散熱設計以及電晶體物理的限制。展望未來，更先進的製程節點、日益高效的 ARM 架構設計以及封裝技術的創新將持續塑造下一代智慧型手機。
如果您願意，我可以添加一個專門的章節來比較台積電和三星晶圓代工的角色，或者根據需要創建一個更技術性的文章版本（討論BEOL、低介電常數、變異性、IR壓降和時鐘/電源門控）。
