טכנולוגיית ייצור שבבי ARM עבור טלפונים חכמים
פיתוחם של סמארטפונים מודרניים נקבע במידה רבה על ידי התקדמות המעבדים (SoCs/System-on-Chips), שהם "המוח" של המכשיר. מעבדי SoC פופולריים רבים - כמו Snapdragon, Dimensity, Exynos ואפילו Apple Silicon - משתמשים בארכיטקטורת ARM כבסיס להוראות ולעיצוב המעבד שלהם. עם זאת, הביצועים והיעילות נקבעים לא רק על ידי הארכיטקטורה אלא גם על ידי טכנולוגיית הייצור: תהליך ייצור המוליכים למחצה הממיר עיצובי מעגלים לשבבים פיזיים על פרוסות סיליקון. מאמר זה דן כיצד התפתחה טכנולוגיית ייצור השבבים מבוססת ARM עבור סמארטפונים, כיצד התהליך פועל ומדוע צמתים כגון 7nm, 5nm, 4nm ו-3nm הפכו כה חשובים.
1. ARM: ארכיטקטורה לעומת "שבב ARM"
ראשית, הבה נבהיר: ARM אינה יצרנית שבבים. ARM (Arm Ltd.) מתכננת בעיקר ארכיטקטורות של מערכי הוראות (ISAs) וליבות IP כגון Cortex-A (מעבדי יישומים), Cortex-X (ביצועים גבוהים), Cortex-R (זמן אמת) ומעבדי Mali (בחלק מ-SoCs). חברות כמו Qualcomm, MediaTek, Samsung ו-Apple:
– רישוי ארכיטקטורת ARM,
– לשלב אותו עם רכיבים אחרים (GPU, ספק שירותי אינטרנט, NPU, מודם, מטמון, חיבור),
– ולייצרו אותו דרך בתי יציקה כמו TSMC או סמסונג פאונדרי.
אז כשאנשים אומרים "שבב ARM", הם בדרך כלל מתכוונים ל-SoC לסמארטפון המשתמש ב-ARM ISA, בעוד שתהליך הייצור מתבצע על ידי בית יציקה לייצור מוליכים למחצה.
2. מדוע טכנולוגיית ייצור חשובה?
טכנולוגיית ייצור, המכונה לעתים קרובות צומת תהליך (למשל 7 ננומטר, 5 ננומטר, 3 ננומטר), משפיעה על שלושה דברים עיקריים:
1. ביצועים: טרנזיסטורים קטנים יותר יכולים בדרך כלל לעבור מהר יותר.
2. יעילות צריכת חשמל: ניתן להפחית את דרישות הדליפה והמתח, אם כי לא תמיד באופן ליניארי.
3. צפיפות: יותר טרנזיסטורים ליחידת שטח; מאפשרים זיכרון מטמון גדול יותר, מעבדים מורכבים יותר, מעבדים גרפיים רחבים יותר ומאיצי בינה מלאכותית חזקים יותר.
עם זאת, המספר "nm" כבר לא מייצג גודל טרנזיסטור פיזי יחיד כפי שעשה בעבר. זהו יותר ייעוד צומת הקשור לקבוצה של טכנולוגיות ליתוגרפיה, כללי תכנון ומאפייני צפיפות/יעילות.
3. שלבים עיקריים של ייצור שבב (SoC) לסמארטפונים
באופן כללי, המסע מעיצוב שבב למוצר סמארטפון עובר דרך מספר שלבים:
א) תכנון ואימות
ספקי SoC מתכננים את בלוקי ה-IP (CPU, GPU, NPU), לאחר מכן מבצעים סימולציה, אימות פונקציונלי, אימות תזמון (STA) ואישור פיזי (DRC/LVS). התכנון חייב להיות תואם לערכת תכנון התהליך (PDK) של צומת היעד.
ב) חיבור סרט
שלב הקלטת הוא הנקודה שבה העיצוב הסופי נשלח לבית היציקה כדי שיהפוך אותו לסט מסכות (פוטו-מסכה). זהו שלב יקר ומסוכן: תיקוני עיצוב לאחר הקלטת עלולים לגרום לעלויות משמעותיות ועיכובים בלוח הזמנים.
ג) ייצור פרוסות: חזית-קו ייצור (FEOL)
FEOL הוא תהליך של יצירת טרנזיסטורים על גבי פרוסה רגילה (wafer) - מסימום, יצירת ערוצים, יצירת שערים, בידוד וכן הלאה. בעידן המודרני, מבני טרנזיסטורים התפתחו ממישוריים ל-FinFET (fin) ומתקדמים לכיוון GAAFET (gate-all-around).
ד) חיבור: קצה אחורי (BEOL)
לאחר הרכבת הטרנזיסטורים, מוסיפות שכבות מתכת מוערמות (נחושת/דיאלקטרי low-k) כדי לחבר את הטרנזיסטורים למעגל. ב-SoCs מודרניים, מספר שכבות המתכת יכול להיות גדול למדי כדי לענות על הצרכים של ניתוב נתונים צפוף.
ה) חיתוך, אריזה ובדיקה
הוופלים נחתכים לפלטפורמות ואז נארזים. עבור סמארטפונים, האריזה חייבת לתמוך ב:
– גודל קומפקטי,
– פיזור חום,
– שלמות אות גבוהה,
– צריכת חשמל נמוכה.
טכניקות כגון flip-chip, אריזה ברמת פרוסה (wafer level package) ואינטגרציה של PoP (Package-on-Package) נמצאות בשימוש תכוף.
4. ליתוגרפיה: המפתח להתכווצות טרנזיסטורים
ליתוגרפיה היא תהליך של "הדפסת" תבניות מעגלים על גבי פרוסה באמצעות אור ופוטורזיסט. ככל שהמאפיינים שיש להדפיס קטנים יותר, כך התהליך קשה יותר.
DUV לעומת EUV
– DUV (קרינה אולטרה סגולה עמוקה) משתמשת באורך גל של 193 ננומטר. עבור צמתים קטנים, DUV דורש טכניקות רב-תבניות מורכבות ויקרות (תבניות כפולות, משולשות, מרובעות).
– EUV (קרינה אולטרה סגולה קיצונית) משתמשת באורך גל של 13,5 ננומטר. EUV מפשט את ההדפסה של מאפיינים קטנים מאוד, מפחית את מספר שלבי ריבוי הדוגמאות, מגביר את הדיוק, וייתכן שהוא משפר את התפוקה - למרות שעלות הציוד גבוהה מאוד.
צמתי ה-7 ננומטר המוקדמים הסתמכו במידה רבה על ריבוי תבניות DUV, בעוד ש-5 ננומטר ו-3 ננומטר מסתמכים יותר ויותר על EUV בשכבות קריטיות יותר.
5. התפתחות מבנה הטרנזיסטור: מישורי → FinFET → GAAFET
מישוריים
טרנזיסטורים מישוריים היו דומיננטיים עד כ-28 ננומטר עד 20 ננומטר. ככל שהטרנזיסטורים הפכו קטנים יותר, בקרת השער של הערוץ נחלשה והדליפה גברה.
FinFET
רכיבי FinFET מציגים "סנפירים" כך שהשער שולט בערוץ מכמה צדדים. זה משפר את הבקרה האלקטרוסטטית ומדכא דליפות. רכיבי SoC פופולריים רבים לסמארטפונים בטווח של 16/14 ננומטר עד 4 ננומטר עדיין מבוססים על רכיבי FinFET.
GAAFET (שער מסביב)
GAAFETs מכסים את הערוץ בצורה מלאה יותר (למשל, ננו-גיליונות), ומספקים שליטה טובה יותר בגדלים קטנים מאוד. המעבר ל-GAAFETs הוא צעד קריטי עבור צמתים מהדור הבא, כאשר FinFETs מתחילים להגיע למגבלות קנה המידה שלהם.
עבור שבבי ARM של סמארטפונים, היתרונות של GAAFET יורגשו ביעילות צריכת החשמל - חיונית לחיי הסוללה - וביציבות הביצועים תחת עומסים כבדים (משחקים, בינה מלאכותית במכשיר, הקלטת וידאו 4K/8K).
6. צומת תהליך ב-SoC של סמארטפון
בעוד שהפרטים משתנים בין בתי יציקה שונים, המגמות הכלליות הן כדלקמן:
7 ננומטר ונגזרותיו
צומת זה מייצג קפיצת מדרגה משמעותית בצפיפות וביעילות בהשוואה ל-10nm/12nm. שבבי על-שבב רבים של 7nm סוללים את הדרך לשיפור ביצועי ה-GPU ואינטגרציה מורכבת יותר של מודם.
5 ננומטר / 4 ננומטר
אימוץ EUV מתחיל להיות נפוץ יותר ויותר ב-5nm. "4nm" מתייחס לעתים קרובות לשיפורים לעומת 5nm עם אופטימיזציות משופרות של צפיפות, ביצועים או יעילות. בעידן זה, מאיצי NPU/AI צומחים במהירות עקב הדרישה לעיבוד מצלמה חישובי ובינה מלאכותית גנרטיבית קלת משקל במכשיר.
3 ננומטר
3 ננומטר הוא אבן דרך משמעותית מבחינת יעילות צריכת חשמל וצפיפות. עם זאת, עלויות הייצור עולות, מורכבות התכנון גוברת, וניהול תרמי הופך קריטי יותר ויותר ככל שטרנזיסטורים צפופים יותר מגבירים את האתגרים התרמיים.
7. תפוקה, סל, ומדוע יש כל כך הרבה גרסאות של שבבים
בייצור המוני, לא כל השבבים על גבי פרוסה רגילה מושלמים. תפוקה היא אחוז השבבים שעומדים במפרטים. בתי יציקה וספקי SoC עושים את הפעולות הבאות:
– מיון ובדיקות פונקציונליות של ופלים,
– קיבוץ איכות (binning) המבוסס על יכולת תדר/מתח,
– לפעמים להשבית יחידות מסוימות (למשל אשכולות GPU מסוימים) כדי למכור גרסאות שונות.
זו הסיבה לכך שישנן מספר גרסאות של מעבדי על-שבב (SoCs) בשוק הדומות אך בעלות ביצועים שונים, או גרסאות "פלוס/פרו" שמגיעות מרכיבים באיכות גבוהה יותר.
8. השפעת הייצור על עיצוב ארכיטקטורת ARM בסמארטפונים
טכנולוגיית ייצור משפיעה על האופן שבו ספקים מעצבים תצורות ליבות ARM, כגון big.LITTLE או DynamIQ: שילוב של ליבות בעלות ביצועים גבוהים וליבות בעלות צריכת אנרגיה נמוכה. עם צמתים מתקדמים יותר:
– ליבות בעלות ביצועים גבוהים יכולות לפעול מהר יותר באותו הספק,
ליבות יעילות יכולות להיות חסכוניות יותר עבור משימות קלות,
– ניתן להגדיל את המטמון מבלי להגדיל את הקובייה יתר על המידה,
– ניתן להוסיף מאיצי בינה מלאכותית לעיבוד מצלמה, קול ותכונות יצירתיות.
אבל צמתים קטנים יותר מביאים גם אתגרים: דליפה בתנאים מסוימים, שינויים בייצור ודרישות תכנון מחמירות יותר של אספקת חשמל.
9. אריזה ואינטגרציה: לא רק "nm"
התקדמות הסמארטפונים תלויה לא רק בטרנזיסטורים קטנים, אלא גם באינטגרציה של המערכת:
– PoP (Package-on-Package) להערמת DRAM על גבי ה-SoC כדי לחסוך מקום.
– אריזה מתקדמת מסייעת בשיפור נתיב האות, רוחב הפס והיעילות.
– עיצוב הספק ותרמי (עיצוב הספק/תרמי) קובע ביצועים עמידים, במיוחד עבור משחקים והקלטת וידאו ארוכה.
בעוד שמושגים כמו שבבים (chiplets) צוברים פופולריות בעולם המחשבים האישיים/שרתים, יישומם בסמארטפונים מאתגר יותר עקב אילוצי מקום, אילוצי עלות ודרישות צריכת חשמל מחמירות. אף על פי כן, התעשייה נותרה פתוחה לאינטגרציה חכמה יותר ויותר.
10. קסימפולן
טכנולוגיית ייצור היא הבסיס המאפשר לשבבים מבוססי ARM בסמארטפונים להפוך למהירים יותר ויותר, יעילים יותר באנרגיה ועשירים בתכונות. מליתוגרפיה של DUV ועד EUV, מטרנזיסטורים מישוריים ועד FinFET ו-GAAFET, כל קפיצת דרך בתהליך מביאה שינויים משמעותיים ביכולות SoC: ביצועי משחקים, איכות מצלמה חישובית, בינה מלאכותית במכשיר ויעילות סוללה. אבל מאחורי המספר "nm" מסתתרת מציאות מורכבת - עלויות מסיכה גבוהות, אתגרי תפוקה, תכנון תרמי ומגבלות פיזיקת הטרנזיסטורים. במבט קדימה, השילוב של צמתים מתקדמים יותר, עיצובי ארכיטקטורת ARM יעילים יותר ויותר וחידושים באריזה ימשיך לעצב את הדור הבא של הסמארטפונים.
אם תרצה, אוכל להוסיף קטע ייעודי המשווה את התפקידים של TSMC לעומת Samsung Foundry, או ליצור גרסה טכנית יותר של המאמר (תדון ב-BEOL, low-k, שונות, ירידת IR וגייטינג שעון/הספק) לפי הצורך.
