스마트폰용 ARM 칩 제조 기술
현대 스마트폰의 발전은 기기의 "두뇌" 역할을 하는 프로세서(SoC/시스템 온 칩)의 발전에 크게 좌우됩니다. 스냅드래곤, 디멘시티, 엑시노스, 그리고 애플 실리콘과 같은 많은 인기 있는 SoC는 CPU 명령어 및 설계의 기반으로 ARM 아키텍처를 사용합니다. 그러나 성능과 효율성은 아키텍처뿐만 아니라 제조 기술, 즉 회로 설계를 실리콘 웨이퍼 상의 물리적 칩으로 구현하는 반도체 제조 공정에 의해서도 결정됩니다. 이 글에서는 스마트폰용 ARM 기반 칩 제조 기술의 발전 과정, 공정의 작동 원리, 그리고 7nm, 5nm, 4nm, 3nm와 같은 노드가 왜 그토록 중요해졌는지에 대해 살펴봅니다.
1. ARM: 아키텍처 vs. "ARM 칩"
먼저 명확히 하자면, ARM은 칩 제조업체가 아닙니다. ARM(Arm Ltd.)은 주로 명령어 세트 아키텍처(ISA)와 Cortex-A(애플리케이션 CPU), Cortex-X(고성능), Cortex-R(실시간) 및 Mali GPU(일부 SoC에 탑재)와 같은 IP 코어를 설계합니다. 퀄컴, 미디어텍, 삼성, 애플과 같은 회사들은 다음과 같습니다.
- ARM 아키텍처 라이선스,
- 다른 구성 요소(GPU, ISP, NPU, 모뎀, 캐시, 상호 연결)와 결합합니다.
– 그리고 TSMC나 삼성 파운드리 같은 파운드리를 통해 생산합니다.
그래서 사람들이 "ARM 칩"이라고 말할 때는 대개 ARM ISA를 사용하는 스마트폰 SoC를 의미하며, 제조 공정은 반도체 파운드리에서 수행됩니다.
2. 제조 기술이 중요한 이유는 무엇입니까?
제조 기술, 흔히 공정 노드(예: 7nm, 5nm, 3nm)라고 불리는 이 기술은 세 가지 주요 요소에 영향을 미칩니다.
1. 성능: 일반적으로 트랜지스터 크기가 작을수록 스위칭 속도가 더 빠릅니다.
2. 전력 효율: 누설 전류 및 전압 요구 사항을 줄일 수 있지만, 항상 선형적으로 줄어드는 것은 아닙니다.
3. 밀도: 단위 면적당 더 많은 트랜지스터를 사용하여 더 큰 캐시, 더 복잡한 CPU, 더 넓은 GPU 및 더 강력한 AI 가속기를 구현할 수 있습니다.
하지만 "나노미터(nm)"라는 숫자는 과거처럼 더 이상 단일 물리적 트랜지스터 크기를 나타내지 않습니다. 오히려 리소그래피 기술, 설계 규칙, 밀도/효율 특성 등의 집합과 관련된 노드 명칭에 가깝습니다.
3. 스마트폰 SoC 제조의 주요 단계
일반적으로 칩 설계에서 스마트폰 제품에 이르기까지의 과정은 여러 단계를 거칩니다.
a) 설계 및 검증
SoC 공급업체는 IP 블록(CPU, GPU, NPU)을 설계한 후 시뮬레이션, 기능 검증, 타이밍 검증(STA) 및 물리적 사인오프(DRC/LVS)를 수행합니다. 설계는 목표 노드의 프로세스 설계 키트(PDK)와 호환되어야 합니다.
b) 테이프아웃
테이프아웃은 최종 설계가 파운드리로 보내져 마스크 세트(포토마스크)로 제작되는 단계입니다. 이 단계는 비용이 많이 들고 위험 부담이 큽니다. 테이프아웃 이후 설계 수정은 상당한 비용 증가와 일정 지연을 초래할 수 있습니다.
c) 웨이퍼 생산: 프런트 엔드 오브 라인(FEOL)
FEOL은 웨이퍼 상에 트랜지스터를 형성하는 과정으로, 도핑, 채널 형성, 게이트 형성, 절연 등을 포함합니다. 현대에 와서 트랜지스터 구조는 평면형에서 FinFET(핀형)으로 발전해 왔으며, 현재는 GAAFET(게이트 올 어라운드)으로 나아가고 있습니다.
d) 상호 연결: 후단(BEOL)
트랜지스터 조립이 완료되면, 트랜지스터들을 회로로 연결하기 위해 금속층(구리/저유전율 유전체)을 적층합니다. 최신 SoC에서는 고밀도 데이터 라우팅 요구 사항을 충족하기 위해 금속층의 수가 상당히 많을 수 있습니다.
e) 절단, 포장 및 테스트
웨이퍼는 다이로 절단된 후 패키징됩니다. 스마트폰의 경우 패키징은 다음 사항을 지원해야 합니다.
- 컴팩트한 사이즈,
– 열 방출,
– 높은 신호 무결성,
- 낮은 전력 소비량.
플립칩, 웨이퍼 레벨 패키징, PoP(패키지 온 패키지) 통합과 같은 기술이 자주 사용됩니다.
4. 리소그래피: 트랜지스터 소형화의 핵심
리소그래피는 빛과 감광성 레지스트를 이용하여 웨이퍼에 회로 패턴을 "인쇄"하는 공정입니다. 인쇄해야 할 패턴이 작을수록 공정이 더 어려워집니다.
DUV와 EUV 비교
– DUV(심자외선)는 193nm의 파장을 사용합니다. 소형 노드의 경우, DUV는 복잡하고 비용이 많이 드는 다중 패터닝 기술(이중, 삼중, 사중 패터닝)을 필요로 합니다.
EUV(극자외선)는 13,5nm의 파장을 사용합니다. EUV는 매우 작은 패턴의 인쇄를 간소화하고, 멀티패터닝 단계를 줄이며, 정확도를 높이고, 잠재적으로 생산량을 향상시킬 수 있습니다. 다만 장비 비용이 매우 높습니다.
초기 7nm 노드는 DUV 멀티패터닝에 크게 의존했지만, 5nm 및 3nm 노드는 더욱 중요한 레이어에서 EUV에 대한 의존도가 높아지고 있습니다.
5. 트랜지스터 구조의 진화: 평면형 → FinFET → GAAFET
평면
평면 트랜지스터는 약 28nm~20nm 크기까지 주를 이루었습니다. 트랜지스터 크기가 작아짐에 따라 채널에 대한 게이트 제어력이 약해지고 누설 전류가 증가했습니다.
FinFET
FinFET은 "핀" 구조를 도입하여 게이트가 여러 방향에서 채널을 제어할 수 있도록 합니다.これにより 정전기 제어가 향상되고 누설 전류가 억제됩니다. 16/14nm에서 4nm 범위의 많은 인기 스마트폰 SoC는 여전히 FinFET을 기반으로 합니다.
GAAFET(게이트 올 어라운드)
GAAFET는 나노시트 형태로 채널을 더욱 완벽하게 덮어 매우 작은 크기에서도 뛰어난 제어력을 제공합니다. FinFET가 스케일링 한계에 도달하기 시작하면서 GAAFET로의 전환은 차세대 노드 구현에 있어 매우 중요한 단계입니다.
스마트폰 ARM 칩의 경우, GAAFET 기술의 이점은 배터리 수명에 매우 중요한 전력 효율성 향상과 고부하 작업(게임, 기기 내 AI, 4K/8K 비디오 녹화) 시 성능 안정성 개선에서 체감할 수 있을 것입니다.
6. 스마트폰 SoC의 프로세스 노드
주조 공장마다 세부 사항은 다르지만 일반적인 경향은 다음과 같습니다.
7nm 및 그 파생물
이 공정은 10nm/12nm 공정에 비해 밀도와 효율성 면에서 상당한 도약을 의미합니다. 많은 7nm SoC는 향상된 GPU 성능과 더욱 복잡한 모뎀 통합을 위한 발판을 마련합니다.
5nm / 4nm
5nm 공정은 EUV 기술의 도입이 점차 확대되는 추세를 보이고 있습니다. "4nm"는 일반적으로 5nm 공정 대비 밀도, 성능 또는 효율성 최적화가 개선된 공정을 의미합니다. 이 시대에는 카메라 연산 처리 및 경량 온디바이스 생성형 AI에 대한 수요 증가로 인해 NPU/AI 가속기가 빠르게 성장하고 있습니다.
3 nm의
3nm는 전력 효율과 집적도 측면에서 중요한 이정표입니다. 하지만 제조 비용이 상승하고 설계 복잡성이 증가하며, 트랜지스터 집적도가 높아짐에 따라 열 관리의 중요성이 더욱 커지고 있습니다.
7. 수율, 빈(Bin), 그리고 왜 이렇게 많은 칩 변형이 존재하는가
대량 생산 과정에서 웨이퍼 상의 모든 칩이 완벽한 것은 아닙니다. 수율은 사양을 통과하는 칩의 비율입니다. 파운드리와 SoC 공급업체는 다음과 같은 작업을 수행합니다.
웨이퍼 분류 및 기능 테스트,
– 주파수/전압 성능에 따른 품질 그룹 분류(비닝)
- 경우에 따라 다양한 버전을 판매하기 위해 일부 장치(예: 특정 GPU 클러스터)를 비활성화하기도 합니다.
이것이 바로 시중에 성능은 비슷하지만 차이가 있는 여러 버전의 SoC가 존재하거나, 더 높은 품질의 칩을 사용한 "플러스/프로" 버전이 있는 이유입니다.
8. 스마트폰 ARM 아키텍처 설계에 미치는 제조 공정의 영향
제조 기술은 big.LITTLE이나 DynamIQ와 같은 ARM 코어 구성(고성능 코어와 저전력 코어의 조합)을 설계하는 방식에 영향을 미칩니다. 더욱 발전된 노드에서는 다음과 같은 특징이 나타납니다.
고성능 코어는 동일한 전력으로 더 빠른 속도로 작동할 수 있습니다.
- 효율적인 코어는 가벼운 작업에 더 경제적일 수 있습니다.
– 다이 크기를 과도하게 키우지 않고도 캐시 크기를 늘릴 수 있습니다.
– 카메라 처리, 음성 및 생성형 기능에 AI 가속기를 추가할 수 있습니다.
하지만 소형 노드는 특정 조건에서의 누설 전류, 제조상의 편차, 그리고 더욱 엄격해진 전력 공급 설계 요구 사항과 같은 문제점도 야기합니다.
9. 패키징 및 통합: 단순한 "나노미터" 그 이상
스마트폰의 발전은 소형 트랜지스터뿐만 아니라 시스템 통합에도 달려 있습니다.
– PoP(Package-on-Package) 기술을 사용하여 SoC 위에 DRAM을 쌓아 공간을 절약합니다.
– 고급 패키징은 신호 경로, 대역폭 및 효율성을 향상시키는 데 도움이 됩니다.
– 전력 및 열 설계(전력/열 설계)는 특히 게임이나 장시간 동영상 녹화 시 지속적인 성능을 좌우합니다.
칩렛과 같은 개념은 PC/서버 분야에서 점차 인기를 얻고 있지만, 스마트폰에 적용하기에는 공간 제약, 비용 제약, 엄격한 전력 요구 사항 등으로 인해 어려움이 있습니다. 그럼에도 불구하고, 업계는 더욱 지능적인 통합 기술 개발에 지속적으로 투자하고 있습니다.
10. 케심풀란
제조 기술은 스마트폰에 탑재되는 ARM 기반 칩이 점점 더 빠르고, 전력 효율이 높으며, 다양한 기능을 갖추도록 하는 기반입니다. DUV에서 EUV 리소그래피에 이르기까지, 평면 트랜지스터에서 FinFET, GAAFET에 이르기까지, 각 공정의 도약은 SoC 기능에 상당한 변화를 가져왔습니다. 게임 성능, 카메라 화질, 온디바이스 AI, 배터리 효율 등이 그 예입니다. 하지만 "나노미터(nm)"라는 수치 뒤에는 높은 마스크 비용, 수율 문제, 열 설계, 트랜지스터 물리적 한계 등 복잡한 현실이 숨어 있습니다. 앞으로 더욱 발전된 노드, 더욱 효율적인 ARM 아키텍처 설계, 그리고 패키징 혁신의 결합이 차세대 스마트폰을 만들어갈 것입니다.
원하시면 TSMC와 삼성 파운드리의 역할을 비교하는 별도의 섹션을 추가하거나, 필요에 따라 BEOL, 저유전율(low-k), 가변성, IR 드롭, 클록/전력 게이팅 등을 다룬 보다 기술적인 버전의 기사를 작성할 수 있습니다.
