Tecnologia di fabbricazione di chip ARM per smartphone
Lo sviluppo degli smartphone moderni è in gran parte determinato dal progresso dei processori (SoC/System-on-Chip), che rappresentano il "cervello" del dispositivo. Molti SoC popolari, come Snapdragon, Dimensity, Exynos e persino Apple Silicon, utilizzano l'architettura ARM come base per le istruzioni e la progettazione della CPU. Tuttavia, prestazioni ed efficienza sono determinate non solo dall'architettura, ma anche dalla tecnologia di fabbricazione: il processo di produzione dei semiconduttori che converte i progetti dei circuiti in chip fisici su wafer di silicio. Questo articolo analizza l'evoluzione della tecnologia di fabbricazione dei chip basata su ARM per smartphone, il funzionamento del processo e l'importanza di nodi tecnologici come 7 nm, 5 nm, 4 nm e 3 nm.
1. ARM: Architettura vs “Chip ARM”
Innanzitutto, chiariamo: ARM non è un produttore di chip. ARM (Arm Ltd.) progetta principalmente architetture di set di istruzioni (ISA) e core IP come Cortex-A (CPU per applicazioni), Cortex-X (ad alte prestazioni), Cortex-R (in tempo reale) e GPU Mali (in alcuni SoC). Aziende come Qualcomm, MediaTek, Samsung e Apple, quindi:
– concessione di licenze per l'architettura ARM,
– combinarlo con altri componenti (GPU, ISP, NPU, modem, cache, interconnessione),
– e produrlo tramite fonderie come TSMC o Samsung Foundry.
Quindi, quando si parla di "chip ARM", di solito ci si riferisce a un SoC per smartphone che utilizza l'architettura ARM ISA, mentre il processo di fabbricazione viene eseguito da una fonderia di semiconduttori.
2. Perché la tecnologia di fabbricazione è importante?
La tecnologia di fabbricazione, spesso chiamata nodo di processo (ad esempio 7 nm, 5 nm, 3 nm), influisce su tre aspetti principali:
1. Prestazioni: i transistor più piccoli in genere commutano più velocemente.
2. Efficienza energetica: le perdite e i requisiti di tensione possono essere ridotti, sebbene non sempre in modo lineare.
3. Densità: più transistor per unità di area; ciò consente cache più grandi, CPU più complesse, GPU più ampie e acceleratori AI più potenti.
Tuttavia, il numero "nm" non rappresenta più una singola dimensione fisica del transistor come accadeva in passato. Si tratta piuttosto di una designazione di nodo correlata a un insieme di tecnologie di litografia, regole di progettazione e caratteristiche di densità/efficienza.
3. Fasi principali della fabbricazione del SoC per smartphone
In generale, il percorso che va dalla progettazione del chip al prodotto smartphone attraversa diverse fasi:
a) Progettazione e verifica
I fornitori di SoC progettano i blocchi IP (CPU, GPU, NPU), quindi eseguono la simulazione, la verifica funzionale, la verifica dei tempi (STA) e la firma fisica (DRC/LVS). Il progetto deve essere compatibile con il kit di progettazione del processo (PDK) del nodo di destinazione.
b) Nastro adesivo
La fase di tape-out è il momento in cui il progetto definitivo viene inviato alla fonderia per la realizzazione di una maschera (fotomaschera). Si tratta di una fase costosa e rischiosa: le modifiche al progetto dopo il tape-out possono comportare costi significativi e ritardi nella consegna.
c) Produzione di wafer: Fase iniziale di produzione (FEOL)
La FEOL (Front-End On-Line) è la fase di formazione dei transistor su un wafer, che comprende il drogaggio, la formazione del canale, la formazione del gate, l'isolamento e così via. Nell'era moderna, le strutture dei transistor si sono evolute dai transistor planari ai FinFET (a alette) e si stanno spostando verso i GAAFET (gate-all-around).
d) Interconnessione: Back-End-of-Line (BEOL)
Una volta assemblati i transistor, vengono aggiunti strati metallici sovrapposti (rame/dielettrico a bassa costante dielettrica) per collegarli in un circuito. Nei moderni SoC, il numero di strati metallici può essere piuttosto elevato per soddisfare le esigenze di un instradamento dati denso.
e) Taglio, confezionamento e collaudo
I wafer vengono tagliati in chip e poi confezionati. Per gli smartphone, la confezione deve supportare:
– dimensioni compatte,
– dissipazione del calore,
– elevata integrità del segnale,
– basso consumo energetico.
Vengono spesso utilizzate tecniche come il flip-chip, il packaging a livello di wafer e l'integrazione PoP (Package-on-Package).
4. Litografia: la chiave per miniaturizzare i transistor
La litografia è il processo di "stampa" di circuiti su un wafer utilizzando luce e fotoresist. Più piccole sono le caratteristiche da stampare, più difficile è il processo.
DUV vs EUV
– La tecnologia DUV (ultravioletto profondo) utilizza una lunghezza d'onda di 193 nm. Per i nodi di piccole dimensioni, la tecnologia DUV richiede tecniche di multipatterning complesse e costose (doppia, tripla o quadrupla modellazione).
– La litografia EUV (ultravioletto estremo) utilizza una lunghezza d'onda di 13,5 nm. L'EUV semplifica la stampa di elementi molto piccoli, riduce il numero di passaggi di multipatterning, aumenta la precisione e potenzialmente migliora la resa, sebbene i costi delle apparecchiature siano molto elevati.
I primi nodi a 7 nm si basavano in gran parte sulla multipatterning DUV, mentre i nodi a 5 nm e 3 nm si affidano sempre più all'EUV negli strati più critici.
5. Evoluzione della struttura del transistor: Planare → FinFET → GAAFET
Planar
I transistor planari sono stati dominanti fino a circa 28 nm–20 nm. Con la miniaturizzazione dei transistor, il controllo del canale da parte del gate si è indebolito e la corrente di dispersione è aumentata.
FinFET
I FinFET introducono delle "alette" che consentono al gate di controllare il canale da più lati. Ciò migliora il controllo elettrostatico e sopprime le correnti di dispersione. Molti SoC per smartphone diffusi, nella gamma di processi produttivi da 16/14 nm a 4 nm, sono ancora basati sui FinFET.
GAAFET (Gate-All-Around)
I GAAFET coprono il canale in modo più completo (ad esempio, tramite nanosheet), offrendo un controllo migliore a dimensioni molto ridotte. Il passaggio ai GAAFET è un passo fondamentale per i nodi di prossima generazione, poiché i FinFET iniziano a raggiungere i loro limiti di miniaturizzazione.
Per i chip ARM degli smartphone, i vantaggi di GAAFET si faranno sentire in termini di efficienza energetica, fondamentale per la durata della batteria, e di stabilità delle prestazioni sotto carichi pesanti (giochi, intelligenza artificiale integrata, registrazione video 4K/8K).
6. Nodo di processo sul SoC dello smartphone
Sebbene i dettagli varino da una fonderia all'altra, le tendenze generali sono le seguenti:
7 nm e i suoi derivati
Questo nodo rappresenta un significativo salto di qualità in termini di densità ed efficienza rispetto ai 10 nm/12 nm. Molti SoC a 7 nm aprono la strada a prestazioni GPU migliorate e a un'integrazione di modem più complessa.
5 nm/4 nm
La tecnologia a 5 nm sta assistendo a una crescente diffusione della litografia EUV. Il termine "4 nm" si riferisce spesso a miglioramenti rispetto ai 5 nm, con maggiore densità, prestazioni ottimizzate o maggiore efficienza. In quest'era, gli acceleratori NPU/AI stanno crescendo rapidamente grazie alla domanda di elaborazione computazionale delle immagini provenienti da fotocamere e di intelligenza artificiale generativa leggera su dispositivi.
3 nm
La tecnologia a 3 nm rappresenta un traguardo significativo in termini di efficienza energetica e densità. Tuttavia, i costi di produzione sono in aumento, la complessità della progettazione cresce e la gestione termica diventa sempre più critica, poiché la maggiore densità dei transistor comporta problematiche termiche sempre più complesse.
7. Resa, contenitore e perché esistono così tante varianti di chip
Nella produzione di massa, non tutti i chip su un wafer sono perfetti. La resa è la percentuale di chip che soddisfano le specifiche. Le fonderie e i fornitori di SoC fanno quanto segue:
– selezione dei wafer e test funzionali,
– raggruppamento qualitativo (binning) basato sulla capacità di frequenza/tensione,
– a volte disabilitano alcune unità (ad esempio determinati cluster GPU) per vendere varianti diverse.
Questo è il motivo per cui sul mercato esistono diverse versioni di SoC simili tra loro ma con prestazioni differenti, oppure versioni "Plus/Pro" provenienti da lotti di produzione di qualità superiore.
8. Impatto della fabbricazione sulla progettazione dell'architettura ARM negli smartphone
La tecnologia di fabbricazione influenza il modo in cui i fornitori progettano le configurazioni dei core ARM, come big.LITTLE o DynamIQ: una combinazione di core ad alte prestazioni e core a basso consumo. Con nodi più avanzati:
– i core ad alte prestazioni possono funzionare più velocemente con la stessa potenza,
– i core efficienti possono essere più economici per le attività leggere,
– la cache può essere ingrandita senza ingrandire eccessivamente il die,
– È possibile aggiungere acceleratori AI per l'elaborazione della fotocamera, la voce e le funzionalità generative.
Ma i nodi più piccoli comportano anche delle sfide: perdite in determinate condizioni, variazioni di produzione e requisiti di progettazione più stringenti per l'erogazione di energia.
9. Packaging e integrazione: non solo “nm”
Il progresso degli smartphone dipende non solo dai piccoli transistor, ma anche dall'integrazione dei sistemi:
– PoP (Package-on-Package) per impilare la DRAM sopra il SoC e risparmiare spazio.
– Il packaging avanzato contribuisce a migliorare il percorso del segnale, la larghezza di banda e l'efficienza.
– La progettazione energetica e termica (power/thermal design) determina le prestazioni costanti, soprattutto per il gaming e la registrazione video prolungata.
Sebbene concetti come i chiplet stiano guadagnando popolarità nel mondo dei PC e dei server, la loro implementazione negli smartphone risulta più complessa a causa di vincoli di spazio, costi e severi requisiti di alimentazione. Ciononostante, il settore rimane aperto a un'integrazione sempre più intelligente.
10. Kesimpulano
La tecnologia di fabbricazione è il fondamento che permette ai chip basati su ARM negli smartphone di diventare sempre più veloci, efficienti dal punto di vista energetico e ricchi di funzionalità. Dalla litografia DUV alla EUV, dai transistor planari ai FinFET fino ai GAAFET, ogni salto di processo apporta cambiamenti significativi alle capacità dei SoC: prestazioni di gioco, qualità della fotocamera computazionale, intelligenza artificiale on-device ed efficienza della batteria. Ma dietro il numero "nm" si cela una realtà complessa: costi elevati delle maschere, sfide di resa, progettazione termica e limiti della fisica dei transistor. Guardando al futuro, la combinazione di nodi più avanzati, architetture ARM sempre più efficienti e innovazioni nel packaging continuerà a plasmare la prossima generazione di smartphone.
Se lo desideri, posso aggiungere una sezione dedicata al confronto tra i ruoli di TSMC e Samsung Foundry, oppure creare una versione più tecnica dell'articolo (che tratti di BEOL, low-k, variabilità, caduta IR e clock/power gating) a seconda delle necessità.
